Редактирование: Verilog

'''Verilog, Verilog HDL (англ. Verilog Hardware Description Language)''' —  язык описания аппаратуры, используемый для описания и моделирования электронных систем. Verilog HDL, не следует путать с конкурирующим языком [[VHDL]]. Verilog наиболее часто используется в проектировании, верификации и реализации  аналоговых, цифровых и смешанных электронных систем на различных уровнях абстракции.

Разработчики Verilog сделали его синтаксис схожим с синтаксисом языка C, что упрощает его освоение. 


[[category:Термины и понятия]]

[[category:EDA – САПР электроники]]